1) Sos parte del desarrollo de un sistema embebido. El sistema tiene una rutina que tiene 25% loads, 11% branchs (60% son tomados) y 2% jumps.
Se proponen 2 microarquitecturas
Ambas tienen en común: líneas de 32 bytes, Memoria RAM que tanto como para lectura o escritura tarda 40 ciclos de set up y luego transfiere 4 bytes por ciclo. Write back /write allocate.
50% de las lineas con bit válido y bit de dirty verdadero
A: mapeo directo, 16KB, frecuencia del reloj 2GHz, tasa de fallos de cache 4%. Predictor de branch en etapa fetch con 70% de tasa de aciertos. Branch y Jump actualizan PC en memory
B: grado de asociatividad 2, caches separadas de instrucciones y de datos 8KB cada una, periodo del reloj 1.6 veces mayor que A. tasa de fallos de cache de datos 2%, de cache de instrucciones 2,5%. Branch y Jump actualizan PC en execute
a) Cual es mejor? Justificar.
b) Como se dividen las direcciones para acceder a cache fisica de 32 bits de direccion en A y en B
c) Tamaño real de la cache para A y B

2) Multiple choice
Una unidad de control microprograma es:
	Más rápida que una unidad de control cableada debido a que ejecuta microoperaciones en pararlelo y el hardware es menos propenso a errores.
	Más flexible que una unidad de control cableada debido a que permite modificar el ISA.
	Mas lenta que una unidad de control cableada debido a que es dominante en CISC
Suponiendo un escenario de memoria virtual con paginado y direccionamiento al byte donde el offset dentro de la página es de 11 bits, el espacio lógico se divide en 8182 páginas y la dirección física tiene 24 bits. Se almacena el mapeo en una tabla de páginas convencional con 5 bits extra aparte de los de válido y dirty
¿Cuál es el tamaño de la tabla de páginas?
	2048 bytes
	40KB
	163840 bits
	24KB
	Otra:
La principal diferencia entre una llamada a subrutina y una interrupción es:
	Quién inicia la transferencia de control
	No hay
	La interrupción siempre es iniciada por un dispositivo, la llamada a subrutina puede o no ser iniciada por un dispositivo
	Otra:
La organización de la memoria virtual está condicionada por la organización de la cache:
	Verdadero. Los bits de offset en la memoria virtual indican el tamaño de la cache.
	Falso. Es al revés.
	Falso. No hay relación
La jerarquía de memoria busca obtener el menor tiempo de acceso con la menor cantiad de niveles:
	Verdadero. A mayor cantidad de niveles, mayor tiempo de acceso.
	Falso. Pocos niveles implican una mayor diferendcia en  el tiempo de acceso de dos niveles adyacentes y esto no contribuye a disminuir el tiempo de acceso.
	Verdadero. La jerarquía de memoria busca obtener el menor tiempo de acceso al menor costo.
	Falso. Disminuir la cantidad de niveles disminuye el costo de hardware